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                《電子技術應用》
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                基於InP HBT的SFDR>63 dB 12位6 GS/s高速數模轉換光芒爆閃而起器
                2020年電子技術應用第4期
                王 銘1,2,張有濤1,2,3,葉慶國2,羅 寧2,李曉鵬1,2
                1.南京電子♂器件研究所,江蘇 南京210016;2.南京國博電子有限紅色線球公司,江蘇 南京210016; 3.微波毫米波單片︼集成和模塊電路重點實驗室,江蘇 南京210016
                摘要: 基於0.7 μm、ft=280 GHz的InP異質結雙ζ 極晶體管(HBT)工藝設計了一款12位6 GS/s的電流舵型數模轉你可曾記得我們和你說過換器(DAC)。通過改進電流源開關結構,增◣大了輸出阻抗和穩定性;在DAC輸出端引入去毛刺(Deglitch)電路,可以有效消除高速DAC開關切換『期間產生的毛刺,從而提升電路無︽雜散動態範圍(SFDR)。仿真結果表出來吧明,電路實現∴了0.75 LSB的DNL和0.5 LSB的INL,去毛刺電路在發現三號貴賓室沒有出價之后可以在高頻下將DAC的SFDR提升10 dB,並且在整個奈奎斯域內實現SFDR>63 dB,極大地提升了DAC的動態特性〓。
                中圖分類更別說是熊王了號: TN792
                文獻標識√碼: A
                DOI:10.16157/j.issn.0258-7998.191424
                中文引用格式: 王銘,張有濤,葉慶國,等. 基於InP HBT的SFDR>63 dB 12位6 GS/s高速朝身后數模轉換器[J].電子技術應用,2020,46(4):34-39.
                英文引用格式「: Wang Ming,Zhang Youtao,Ye Qingguo,et al. Design of 12-bit 6 GS/s high speed DAC with>63 dB SFDR in InP HBT[J]. Application of Electronic Technique,2020,46(4):34-39.
                Design of 12-bit 6 GS/s high speed DAC with>63 dB SFDR in InP HBT
                Wang Ming1,2,Zhang Youtao1,2,3,Ye Qingguo2,Luo Ning2,Li Xiaopeng1,2
                1.Nanjing Electronic Devices Institute,Nanjing 210016,China;2.Nanjing GuoBo Electronics Co.,Ltd.,Nanjing 210016,China; 3.Science and Technology on Monolithic Integrated Circuits and Modules laboratory,Nanjing 210016,China
                Abstract: The paper presents a 12 bit 6 GS/s current-steering digital-to-analog converter(DAC) based on a 0.7 μm ft=280 GHz InP heterojunction bipolar transistor(HBT) technology. Current switch uses the new architecture to enlarge output impedance and make it stability. Besides, Deglitch circuit is used in DAC output to eliminate glitches generated during DAC switch flip, which can optimize the spurious-free-dynamic-range(SFDR). Simulation results show that the chip achieves a DNL/INL of 0.75/0.5 LSB respectively. The Deglitch circuit can increase the SFDR of the DAC by 10 dB at high frequencies, and achieve SFDR>63 dB over the whole Nyquist region, greatly improving the dynamic performance of the DAC.
                Key words : digital-to-analog converter(DAC);current-steering;InP HBT;Deglitch;spurious-free-dynamic-range(SFDR)

                0 引言

                    高速和高線性度寬帶數模轉換器DAC(Digital-to-Analog Converter)是現代寬帶通信集成電路的重要組成。要求12位或更高分辨率且采樣率在吉赫茲以上DAC的首選結←構是電流舵結構[1]。電流舵型DAC中一個典型的問題是當信號頻率增加時,諧波失真也迅速增加,輸出沉聲低喝阻抗隨數碼變化以及開關不同步產生的毛刺▆是限制SFDR的主要因素[2-3],嘗試減少毛刺足以讓我拿下第二貴賓室的方法包括使用觸發器同步開關■信號以及使用歸零輸出技術抵消數碼變化期間的輸出,但這依然是有局限性的,由於電路╲復雜度增加,開關時序偏差變得不可避免,歸九霄零技術也難以為小電阻負載提供大的幅值[4]。文獻[5]提出一種動態隨機均衡的電流源〗選擇算法,將誤差隨機均衡,進而提高動態性能。文獻[6]提出了一種跟蹤衰減技術,其本質上〒是一個與負載並聯的開關,在DAC的數碼變換期間使DAC輸出短路。文獻[7]使用去毛葉紅晨身上刺(Deglitch)電路將非九種力量歸零DAC轉化為歸零DAC,將一道而已頻帶拓寬至第二三奈奎斯特域內並實現動態範圍】的提升,但該方法會降低第一奈奎斯特域內的信號幅值和動態性能,且會導致更我們三方頻繁的電平切換。

                    本文對DAC的關註主要集中在第一奈奎斯特卐域內。為了避免毛刺和衰減問題,可以使用采樣保原本六個已經完全蓄滿雷霆持電路(THA)實現去毛◎刺功能,這是一種通過在DAC之後加入一級采樣保持電路來改善性能的方法。Deglitch電路去除毛刺的原理※如圖1所示,通過選擇最佳的采樣開關時序,使Deglitch電路女子可以在DAC穩定︾輸出期間跟蹤DAC輸出,在DAC開關切換期間保持采樣的模擬信號值,從而消除模擬輸他應該只能使用一次出毛刺。

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                    無雜散動態範圍(SFDR)用於衡量DAC輸出正弦信號的頻譜純度,是高速DAC芯片最關鍵的技術指標之一。為了實現在整個奈奎斯特域內都話能有良好的動卐態性能,本文介紹了一種含有Deglitch電路畢竟是一根刺的高速、高分辨率、高動◤態性能的數模轉換器。

                1 電路設計

                1.1 DAC整體架構

                    圖2為該DAC的整體結構框圖。輸入數據信號首先通過LVDS(Low Voltage Differential Signaling)接收器Ψ 轉換為內部電平。然後進入4:1MUX(Multiplexer)後轉換為一路高速串行數據。時鐘四分頻信號的相位調整模而以不凡兄弟塊(Selector)用於調整采樣█窗口,確保對不同的數據都能準確采樣。使用分段式∩電流舵結構可以實現諸如速度、電路規模、面積等參數的折衷眼睛一轉。4轉15溫度計譯碼器用◣於4個最高有效位(MSB),低8位(LSB)通過延時緩沖器經過相同的時延後進入⊙後續電路,23對觸發器重新對齊數據位並對數據進行電平轉移以適看著三大圣者和青帝應HBT電流開關,最後所有數碼被重ㄨ新調整後輸入電流源開關陣列。在DAC的模擬輸出端引入一個高線性度的Deglitch開關青衣頓時苦笑重新采樣DAC的模擬輸出,從而有效提高電路的動態性能。

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                1.2 DAC核心電路人類實現

                    電流舵是←實現高速DAC最常用的結構,這種結構的實現方式瑤瑤頓時一臉著急有二進制加權或單位〇加權。分段結構可以結合二進制碼與溫度碼的優點。分段點的選擇主要是在性能以及電路規模之間折衷。使用“8+4”分段,即低八位使用二進【制碼,高四位使用溫度計碼。在HBT工藝中,很難通過就算在下送給兄弟改變晶體管尺寸來獲得不同權→值的電流,在本設計中,低位的二進制加權通過R-2R電阻梯實現,電阻網絡中○只有兩種電阻R和2R易於匹配,同時加入dummy電阻使得電阻周圍電磁環境對稱[8]。圖3所示是DAC核心電路的實現框看著何林沉聲開口問道圖。

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                    對於一個差分輸出的¤電流舵DAC而言,二次諧波通常被抵消,三次諧歸墟秘境波為主要考慮因素,DAC在@高低頻下的SFDR與輸出阻抗的關系可以表示為:

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                    在低頻時SFDR主要受電阻影響,有限的輸出阻〖抗會分走部分輸出電流。為了提高輸出阻抗,電流開關采用共射共基結構,同時疊加兩個以二極管形式連你這也激起了我接的三極管。在高頻時輸出阻抗主要由♀電容決定,由於存在寄生電容接地,電流源的輸出阻抗會在高頻降低,HBT工¤藝中電流開關在導通狀態和關斷狀態的輸出阻抗是不同的,這樣輸出阻抗隨開關的狀臉上浮現一絲冷笑態而改變,導致輸出◥諧波失真,諧波失真大小取決於輸出阻抗在導通狀尸體態和關斷狀態阻抗差異的大小,因此單純的提高輸出阻抗♀不能提升高頻下的SFDR,保持電流開關始終導通可減弱寄生效應隨信號變化。文獻[9]提出這拍賣進行到什么時候了常開電流源法,在☆每組開關輸出節點增加一對小電流源平衡輸出阻抗,以犧牲功耗為混蛋代價換得了SFDR提升,本文借鑒這種∮方法改進了電流源結構。

                    為了實現在整個奈奎斯特域內都有良好的動態特性,電流源和開關使用小尺寸的晶體管以減小寄生①電容,同時在電流開關集電極間插入一個電阻R0,可以撤掉陣法避免共射共基開關完全閉合,從而縮小輸出阻抗在導通和關斷狀㊣態下的差異。圖4對比了采用改進的電流源結構前後在低頻∮和高頻時的SFDR,可∞見在高頻時SFDR得到明顯提升,在低頻時提升話有限,符合之前♂的理論分析。另外,電流開關單元的偏置電壓之間采用電阻隔離,以減然而小鄰近差分對之間的幹擾。最終采用的電流開關單元如№圖5所示。

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                1.3 Deglitch開關

                    高速DAC的動態性能主要是受數字和模擬信號通路中的時序實力也可以暴漲偏差產生的非線性毛刺※能量以及DAC電流源開關中的開關非對稱影響。為了抵消對時序偏差的十六人齊聲大喊高要求,可以使用一級采樣保持電路重新采樣DAC輸出[5],同時使用一個高⊙線性度的50 Ω輸出緩沖器驅動信號輸出及連接片外測試設備。

                    本文采用的雙開↑關THA的單邊電路簡圖如圖6所示。在采樣模式,電路控制端】Track為高電位,Hold為低電位,Q3、Q9導通,采樣管Q7對輸入信號進行采樣,電流對保持存在電容CH進行充電。在保持』周期,Q1、Q8導通,輸入信號與Q7的通路被斷開,有效抑制保持模式下的饋通效應。電路中還加入了反饋々級,在保持模式由Q4、Q6、RL形成反看著第九殿主疑惑問道饋支路,將保@ 持電容CH上的保持電壓反饋至開關管Q7的基級,維持采樣開關管Q7輸入端的差∏模電壓在切換時恒定,其兩個差分端在切◤換至保持模式時經歷了相同的電壓轉換,從而避免了傳統結構的基座誤差和眼中非線性失真。

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                    圖7是50 Ω輸出緩沖器的簡化電路圖,主要作用是就給我滾開隔離並驅動後級電路。晶體管Q3和Q4的引〓入可以維持Q1和Q2的集電極射極電壓Vce恒定,提高線性度,減小失真。輸出緩沖器只需要保證信號在奈奎斯特域□內的衰減較少,如果輸出緩沖器的帶寬過大,會使信號的高頻誤差諧波也低衰朝黑甲蝎減的傳輸至輸出ㄨ端,造成SFDR的惡化。電容C0和電阻R0的引入為輸出級的輸入節點增加一個極點,起到了減小帶寬的作用,可以抑①制高頻諧波或雜波分量傳輸至Deglitch電路的輸出端,從而有效提高電路線性度。

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                    Deglitch電路可以由時鐘時候沒有什么兩樣選擇電路CMS控制,當CMS端接地時,Deglitch工作在全Track狀態,電路表□ 現為直通模式,直接輸出D/A輸出。

                2 仿真結果

                    電路使用南京電子器件研究所0.7 μm InP HBT工藝流片。電路采用3.3 V/5 V混合供電。整個芯片的功耗氣息從上面散發了出來為3.15 W,其中Deglitch模塊消耗的▲功耗為1.22 W。圖8是芯片版圖。

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                    圖9給出了仿真結果計算得到的微分非線性(DNL)和積分非線◣性(INL)。DNL達到了0.75LSB,INL達到了0.5LSB。圖10給出了輸出信號頻率為2.97 GHz時的仿真結地步果頻譜圖。從頻譜圖▂可看出DA輸出的SFDR為54.77 dB,經過Deglitch重新采樣後輸出的SFDR為63.48 dB,可見SFDR得到極大提升。

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                    DAC采樣率為6 GS/s,信號頻率從120 MHz增加到奈奎↓斯特頻率,仿真結果得到DAC的奈奎斯特域內的SFDR如圖11所示。DAC輸出在它看來信號在120 MHz的低頻時SFDR為71.11 dB,高頻時SFDR最差為53.96 dB。經Deglitch電路重新采樣後的輸出從低頻一直到奈奎斯董海濤頓時一愣特頻域內都能夠滿足SFDR大於63 dB。因為毛々刺通常在輸出高頻信號時表現嚴重,所以對於高頻信號的SFDR提升明顯,在低頻時則提升不多。受限於Degltch電路本身的性能限殿主面子艾純心要第九寶殿難堪嗎制,在低頻時輸出『結果會低於D/A的輸出結果。

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                    表1是近竟然如此恐怖年來國外研究的DAC芯ξ 片的性能指標。可以看出本文設計的這款DAC在實現了高精度和高采樣率的同時,高頻下卐保持了良好的動態性能。

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                3 結論

                    采用0.7 μm InP HBT工藝⌒ 設計了一款采樣率6 GS/s精度12位的DAC芯片。這款DAC使用Deglitch電路重新采樣DAC模擬輸出,使芯片高頻下的動態性能得到明顯提升。仿真結▓果顯示,在整個奈奎斯特域內實現了SFDR大於63 dB,並且有0.75LSB的DNL和0.5LSB的INL。這滿足高端測試儀器中應該會拿出來拍賣對DAC高采樣率高帶寬的應◆用要求。

                參考文獻

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                作者信息:

                王  銘1,2,張有濤1,2,3,葉慶國2,羅  寧2,李曉鵬1,2

                (1.南京電子器件研究所,江蘇 南京210016;2.南京國博電子有限公司,江蘇 南京210016;

                3.微波過了片刻之后毫米波單片集成和模塊電路重點實驗室,江蘇 南京210016)

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